TSMC đang phát triển một phiên bản mới của Chip-On-Wafer-On-Substrate-L (CoWoS-L) sẽ cho phép hãng xây dựng các bộ xen kẽ cực lớn — được gọi là Super Carrier Interposers — đẩy ranh giới của hệ thống hiện tại vào -kích thước gói (SiP) đến mức chưa từng thấy trước đây. Công nghệ CoWoS thế hệ tiếp theo, được lên kế hoạch để đủ điều kiện vào năm 2025, sẽ có khả năng tăng kích thước của các thiết bị xen kẽ lên đến sáu ô sáu ô, gấp 3,3 lần so với những gì chúng có thể làm hiện nay.
Việc thúc đẩy kích thước chip lớn hơn này được thúc đẩy bởi nhu cầu toàn cầu ngày càng tăng về khả năng điện toán tiên tiến trong các ứng dụng như trí tuệ nhân tạo (AI) và điện toán hiệu năng cao (HPC). Những công ty lớn như AMD, Intel và Nvidia đang đáp ứng nhu cầu này bằng cách xây dựng các bộ vi xử lý có độ phức tạp cao, chẳng hạn như H100 của Nvidia, được bán với giá khoảng 30.000 USD mỗi đơn vị.
Để khuếch đại sức mạnh tính toán của các bộ xử lý này, các công ty này đang sử dụng các thiết kế chiplet nhiều lớp: Instinct 250X/MI300 của AMD cũng như Ponte Vecchio của Intel lớn và yêu cầu làm mát cực kỳ tiên tiến là một trong những ví dụ về các thiết kế như vậy.
Phiên bản mới của công nghệ CoWoS-L của TSMC mở ra những cánh cửa mới bằng cách cho phép chế tạo các bộ xử lý thậm chí còn lớn hơn. Kích thước của công nghệ CoWoS-L là rất lớn khi xem xét giới hạn kẻ ô của công cụ EUV của ASML theo lý thuyết là 858mm^2. Với sáu mặt kẻ ô, chúng có thể cho phép các SiP có kích thước 5148 mm^2.
Nhưng những giải pháp như vậy sẽ không chỉ đáp ứng một số lượng đáng kể các chiplet điện toán lớn, mà những thiết bị như vậy sẽ yêu cầu các hệ thống phụ bộ nhớ khá lớn. TSMC đang nói về 12 ngăn xếp bộ nhớ HBM3/4, trong trường hợp HBM3 có nghĩa là giao diện bộ nhớ có băng thông gần 9,8 TB/s.
Tuy nhiên, việc xây dựng các SiP lớn như vậy là một nhiệm vụ khó khăn với chi phí đáng kể. Nói một cách dễ hiểu, bộ tăng tốc H100 của NVIDIA, vốn đã có nhiều kích thước mặt kẻ ô, có giá khoảng 30.000 đô la. Với điều này, những con chip lớn hơn và có nhiều tính năng hơn được phát triển bằng công nghệ CoWoS-L chắc chắn sẽ có giá cao hơn đáng kể.
Bên cạnh khía cạnh tài chính của bản thân các con chip, còn có một thách thức lớn khác: làm mát. SiP sẽ là một số chip HPC đòi hỏi nhiều năng lượng nhất, đòi hỏi hệ thống làm mát tiên tiến để tránh quá nóng. TSMC đã khám phá công nghệ làm mát bằng chất lỏng trên chip, công nghệ này đã chứng tỏ khả năng làm mát các gói silicon với mức công suất lên tới 2,6 kW. Điều này có khả năng giải quyết các yêu cầu làm mát của những con chip ghê gớm này, nhưng nó đưa ra một mức độ phức tạp và chi phí khác cho quy trình.
