Imec, công ty nghiên cứu chất bán dẫn tiên tiến nhất thế giới, gần đây đã chia sẻ lộ trình bán dẫn và silicon dưới 1nm của mình tại sự kiện ITF World ở Antwerp, Bỉ. Lộ trình cho chúng ta ý tưởng về các mốc thời gian cho đến năm 2036 đối với các nút quy trình và kiến trúc bóng bán dẫn chính tiếp theo mà công ty sẽ nghiên cứu và phát triển trong phòng thí nghiệm của mình với sự hợp tác của những gã khổng lồ trong ngành, chẳng hạn như TSMC, Intel, Nvidia, AMD, Samsung và ASML, trong số nhiều người khác. Công ty cũng vạch ra một sự chuyển đổi sang cái mà họ gọi là CMOS 2.0, điều này sẽ liên quan đến việc chia nhỏ các đơn vị chức năng của chip, như bộ đệm L1 và L2, thành các thiết kế 3D tiên tiến hơn so với các phương pháp dựa trên chiplet ngày nay.
Xin nhắc lại, mười Angstrom bằng 1nm, vì vậy, lộ trình của Imec bao gồm các nút quy trình phụ ‘1nm’. Lộ trình phác thảo rằng các bóng bán dẫn FinFET tiêu chuẩn sẽ tồn tại cho đến 3nm nhưng sau đó sẽ chuyển sang các thiết kế tấm nano Gate All Around (GAA) mới sẽ được đưa vào sản xuất số lượng lớn vào năm 2024. Imec lập biểu đồ cho quá trình chuyển đổi các thiết kế tấm ở 2nm và A7 (0,7nm) , tiếp theo là các thiết kế đột phá như CFET và kênh nguyên tử ở A5 và A2.
Việc chuyển sang các nút nhỏ hơn này đang trở nên đắt đỏ hơn theo thời gian và cách tiếp cận tiêu chuẩn để xây dựng các chip nguyên khối với một khuôn lớn duy nhất đã nhường chỗ cho các chiplet. Các thiết kế dựa trên chiplet chia các chức năng khác nhau của chip thành các khuôn riêng biệt được kết nối với nhau, do đó cho phép chip hoạt động như một đơn vị gắn kết — mặc dù có sự đánh đổi.
Tầm nhìn của Imec về mô hình CMOS 2.0 bao gồm việc chia nhỏ các chip thành nhiều phần nhỏ hơn, với bộ nhớ đệm và bộ nhớ được chia thành các đơn vị riêng với các bóng bán dẫn khác nhau, sau đó xếp chồng lên nhau theo cách sắp xếp 3D trên các chức năng khác của chip. Phương pháp này cũng sẽ dựa nhiều vào các mạng phân phối điện mặt sau (BPDN) định tuyến tất cả điện năng qua mặt sau của bóng bán dẫn.
Chúng ta hãy xem xét kỹ hơn về lộ trình imec và phương pháp mới của CMOS 2.0.
Hình ảnh 1 của 4
Như bạn có thể thấy trong album ở trên, ngành công nghiệp phải đối mặt với những thách thức dường như không thể vượt qua khi các nút phát triển, tuy nhiên nhu cầu về sức mạnh tính toán nhiều hơn, đặc biệt là cho máy học và AI, đã tăng theo cấp số nhân. Nhu cầu đó không dễ đáp ứng; chi phí đã tăng vọt trong khi mức tiêu thụ điện năng tăng đều đặn với các chip cao cấp — việc mở rộng quy mô công suất vẫn là một thách thức do điện áp hoạt động của CMOS đã kiên quyết không giảm xuống dưới 0,7 volt và nhu cầu tiếp tục mở rộng quy mô lên các chip lớn hơn sẽ đặt ra những thách thức về điện năng và khả năng làm mát. giải pháp hoàn toàn mới để phá vỡ.
Và trong khi số lượng bóng bán dẫn tiếp tục tăng gấp đôi trên con đường Định luật Moore có thể dự đoán được, thì các vấn đề cơ bản khác cũng ngày càng trở nên khó giải quyết với mỗi thế hệ chip mới, chẳng hạn như những hạn chế về băng thông kết nối đã làm chậm nghiêm trọng khả năng tính toán của CPU và GPU hiện đại, do đó cản trở hiệu suất và hạn chế hiệu quả của các bóng bán dẫn bổ sung đó.
Lộ trình nút quy trình và bóng bán dẫn imec
Hình ảnh 1 của 6
Tuy nhiên, các bóng bán dẫn nhanh hơn và dày đặc hơn là ưu tiên hàng đầu và làn sóng đầu tiên của các bóng bán dẫn đó sẽ đi kèm với các thiết bị Gate All Around (GAA)/Nanosheet ra mắt vào năm 2024 với nút 2nm, thay thế các FinFET ba cổng cung cấp năng lượng hàng đầu hiện nay. -chip cạnh. Các bóng bán dẫn GAA giúp cải thiện hiệu suất và mật độ bóng bán dẫn, chẳng hạn như chuyển đổi bóng bán dẫn nhanh hơn trong khi sử dụng cùng một dòng truyền động như nhiều lá tản nhiệt. Rò rỉ cũng giảm đáng kể do các kênh được bao quanh hoàn toàn bởi một cổng và việc điều chỉnh độ dày của kênh có thể tối ưu hóa mức tiêu thụ điện năng hoặc hiệu suất.
Chúng tôi đã thấy một số nhà sản xuất chip sử dụng các biến thể khác nhau của công nghệ bóng bán dẫn này. TSMC dẫn đầu ngành dự kiến ra mắt nút N2 với GAA vào năm 2025, vì vậy đây sẽ là nút cuối cùng áp dụng loại bóng bán dẫn mới. RibbonFET bốn tấm của Intel với nút xử lý ‘Intel 20A’ có bốn tấm nano xếp chồng lên nhau, mỗi tấm được bao quanh hoàn toàn bởi một cổng và sẽ ra mắt vào năm 2024. Samsung là công ty đầu tiên sản xuất GAA để vận chuyển sản phẩm, nhưng đường ống SF3E khối lượng thấp- nút sạch hơn sẽ không thấy sản xuất hàng loạt. Thay vào đó, công ty sẽ ra mắt nút tiên tiến để sản xuất số lượng lớn vào năm 2024.
Xin nhắc lại, mười Angstrom (A) bằng một 1nm. Điều đó có nghĩa là A14 là 1,4nm, A10 là 1nm và chúng ta sẽ chuyển sang kỷ nguyên dưới 1nm trong khung thời gian năm 2030 với A7. Tuy nhiên, hãy nhớ rằng các số liệu này thường không khớp với kích thước vật lý thực tế trên chip.
Imec hy vọng bóng bán dẫn forksheet sẽ bắt đầu ở 1nm (A10) và kéo dài qua nút A7 (0,7nm). Như bạn có thể thấy trong trang trình bày thứ hai, thiết kế này xếp chồng NMOS và PMOS một cách riêng biệt nhưng vẫn phân vùng chúng bằng hàng rào điện môi, cho phép đạt được hiệu suất cao hơn và/hoặc mật độ tốt hơn.
Các bóng bán dẫn FET (CFE) bổ sung sẽ thu nhỏ dấu chân hơn nữa khi chúng lần đầu tiên xuất hiện cùng với nút 1nm (A10) vào năm 2028, cho phép các thư viện tế bào tiêu chuẩn dày đặc hơn. Cuối cùng, chúng ta sẽ thấy các phiên bản CFET với các kênh nguyên tử, cải thiện hơn nữa hiệu suất và khả năng mở rộng. Các bóng bán dẫn CFET, mà bạn có thể đọc thêm tại đây, xếp chồng các thiết bị N- và PMOS lên nhau để cho phép mật độ cao hơn. CFET sẽ đánh dấu điểm kết thúc quy mô cho các thiết bị nanosheet và kết thúc lộ trình hiển thị.
Tuy nhiên, các kỹ thuật quan trọng khác sẽ cần thiết để phá vỡ các rào cản mở rộng hiệu suất, công suất và mật độ, mà imec hình dung sẽ yêu cầu mô hình CMOS 2.0 mới và đồng tối ưu hóa công nghệ hệ thống (SCTO).
STCO và Cung cấp năng lượng mặt sau
Hình ảnh 1 của 11
Ở cấp độ cao nhất, đồng tối ưu hóa công nghệ hệ thống (STCO) yêu cầu xem xét lại quy trình thiết kế bằng cách mô hình hóa các nhu cầu của hệ thống và các ứng dụng đích, sau đó sử dụng kiến thức đó để đưa ra các quyết định thiết kế nhằm tạo ra chip. Phương pháp thiết kế này thường dẫn đến việc ‘phân rã’ các đơn vị chức năng thường được tìm thấy như một phần của bộ xử lý nguyên khối, như phân phối điện, I/O và bộ đệm, đồng thời chia chúng thành các đơn vị riêng biệt để tối ưu hóa từng đơn vị cho các đặc tính hiệu suất được yêu cầu bằng cách sử dụng khác nhau các loại bóng bán dẫn, sau đó cũng cải thiện chi phí.
Một trong những mục tiêu của việc phân tách hoàn toàn thiết kế chip tiêu chuẩn là tách bộ nhớ đệm/bộ nhớ thành lớp riêng biệt của thiết kế xếp chồng 3D (thêm về điều này bên dưới), nhưng điều này đòi hỏi phải giảm độ phức tạp ở đầu ngăn xếp chip. Cải tiến các quy trình Back End of Line (BEOL), tập trung vào việc kết nối các bóng bán dẫn với nhau và cho phép cả giao tiếp (tín hiệu) và phân phối điện, là chìa khóa cho nỗ lực này.
Không giống như các thiết kế ngày nay cung cấp năng lượng từ đỉnh chip xuống bóng bán dẫn, mạng phân phối điện mặt sau (BPDN) định tuyến tất cả điện năng trực tiếp đến mặt sau của bóng bán dẫn bằng TSV, do đó tách nguồn điện khỏi các kết nối truyền dữ liệu vẫn còn trong chúng. vị trí bình thường ở phía bên kia. Việc tách riêng mạch nguồn và các kết nối mang dữ liệu giúp cải thiện các đặc tính giảm điện áp, cho phép chuyển đổi bóng bán dẫn nhanh hơn đồng thời cho phép định tuyến tín hiệu dày đặc hơn trên đỉnh chip. Tính toàn vẹn của tín hiệu cũng có lợi vì định tuyến được đơn giản hóa cho phép đi dây nhanh hơn với điện trở và điện dung giảm.
Việc di chuyển mạng cung cấp năng lượng xuống dưới cùng của chip cho phép liên kết giữa tấm bán dẫn với tấm bán dẫn dễ dàng hơn ở phần trên của khuôn, do đó mở ra khả năng xếp chồng logic trên bộ nhớ. Imec thậm chí còn hình dung có thể chuyển các chức năng khác sang mặt sau của tấm wafer, như kết nối toàn cầu hoặc tín hiệu đồng hồ.
Intel đã công bố phiên bản riêng của kỹ thuật BPDN, được đặt tên là PowerVIA, sẽ ra mắt vào năm 2024 với nút 20A. Intel sẽ tiết lộ thêm chi tiết về công nghệ này tại sự kiện VLSI sắp tới. Trong khi đó, TSMC cũng đã thông báo rằng họ sẽ đưa BPDN vào nút N2P sẽ được sản xuất với số lượng lớn vào năm 2026, vì vậy hãng sẽ tụt hậu so với Intel trong một thời gian khá dài với công nghệ này. Samsung cũng được đồn đại sẽ áp dụng công nghệ này với nút 2nm của mình.
CMOS 2.0: Con đường dẫn đến chip 3D đích thực
Hình ảnh 1 của 16
CMOS 2.0 là đỉnh cao tầm nhìn của imec đối với các thiết kế chip trong tương lai, bao gồm các thiết kế chip 3D hoàn chỉnh. Chúng ta đã thấy bộ nhớ xếp chồng với 3D V-Cache thế hệ thứ hai của AMD xếp bộ nhớ L3 lên trên bộ xử lý để tăng dung lượng bộ nhớ, nhưng imec hình dung toàn bộ hệ thống phân cấp bộ đệm được chứa trong các lớp riêng của nó, với các bộ đệm L1, L2 và L3 được xếp chồng lên nhau theo chiều dọc trên các khuôn của chính chúng phía trên các bóng bán dẫn bao gồm các lõi xử lý.
Mỗi cấp độ bộ đệm sẽ được tạo bằng các bóng bán dẫn phù hợp nhất cho tác vụ, nghĩa là các nút cũ hơn dành cho SRAM, điều này đang trở nên quan trọng hơn khi quy mô SRAM đã bắt đầu chậm lại rất nhiều. Việc giảm quy mô của SRAM đã dẫn đến việc bộ nhớ đệm tiêu thụ phần trăm khuôn cao hơn, do đó dẫn đến chi phí trên mỗi MB tăng lên và không khuyến khích các nhà sản xuất chip sử dụng bộ nhớ đệm lớn hơn. Do đó, việc giảm chi phí liên quan đến việc chuyển sang các nút ít mật độ hơn cho bộ nhớ đệm với tính năng xếp chồng 3D cũng có thể dẫn đến các bộ nhớ đệm lớn hơn nhiều so với những gì chúng ta đã thấy trước đây. Nếu được triển khai đúng cách, tính năng xếp chồng 3D cũng có thể giúp giảm bớt lo ngại về độ trễ liên quan đến bộ nhớ đệm lớn hơn.
Các kỹ thuật CMOS 2.0 này sẽ tận dụng công nghệ xếp chồng 3D, chẳng hạn như liên kết lai giữa tấm bán dẫn với tấm bán dẫn lai, để tạo thành một kết nối 3D hoàn toàn trực tiếp mà bạn có thể đọc thêm tại đây.
Như bạn có thể thấy trong album trên, Imec cũng có một lộ trình 3D-SOC vạch ra việc tiếp tục thu hẹp các kết nối sẽ liên kết các thiết kế 3D với nhau, do đó cho phép kết nối nhanh hơn và dày đặc hơn trong tương lai. Những tiến bộ này sẽ được thực hiện bằng cách sử dụng các loại kết nối và phương pháp xử lý mới hơn trong những năm tới.
Giới thiệu imec
Bạn có thể không quen thuộc với Interuniversity Microelectronics Center (imec), nhưng nó được xếp hạng trong số những công ty quan trọng nhất trên thế giới. Hãy nghĩ về imec như một loại silicon của Thụy Sĩ. Imec đóng vai trò là nền tảng thầm lặng của ngành, mang các đối thủ cạnh tranh khốc liệt như AMD, Intel, Nvidia, TSMC và Samsung cùng với các nhà sản xuất công cụ chip như ASML và Vật liệu ứng dụng, chưa kể các công ty thiết kế phần mềm bán dẫn quan trọng (EDA) như Cadence và Synopsys, trong số những thứ khác, trong một môi trường không cạnh tranh.
Sự hợp tác này cho phép các công ty làm việc cùng nhau để xác định lộ trình của thế hệ công cụ và phần mềm tiếp theo mà họ sẽ sử dụng để thiết kế và sản xuất các con chip cung cấp năng lượng cho thế giới. Một cách tiếp cận được tiêu chuẩn hóa là tối quan trọng khi đối mặt với chi phí ngày càng tăng và độ phức tạp của quy trình sản xuất chip. Các nhà sản xuất chip hàng đầu sử dụng nhiều thiết bị giống nhau có nguồn gốc từ một số nhà sản xuất công cụ quan trọng, vì vậy cần phải có một số mức độ tiêu chuẩn hóa và việc phá vỡ các định luật vật lý đòi hỏi nỗ lực R&D có thể bắt đầu trước cả thập kỷ, vì vậy, lộ trình của imec mang lại cho chúng tôi một phạm vi rộng quan điểm về những tiến bộ sắp tới trong ngành công nghiệp bán dẫn.
